DDS信号源的FPGA实现

Vol.17No.4

电子设计工程

ElectronicDesignEngineering2009年4月Apr.2009

DDS信号源的FPGA实现

翟胜伟1，李颖颖2，都佰胜1

（1.西安电子科技大学电子工程学院,陕西西安710071；2.西北工业大学软件学院,陕西西安710072）

摘要：采用直接数字频率合成技术（DDS），通过数字控制相位信号的增量在FPGA中实现频率可调的信号发生器，所产生的信号不仅幅度频率灵活可调，并具有频率分辨率高、切换速度快、相位噪声低等优点，因而该系统设计在相关的科研实践中具有重要意义。关

键

词：FPGA；直接数字频率合成（DDS）；相位累加器;相位噪声

文献标识码：A

文件编号：1006-6977（2009）04-0045-02

中图分类号：TP332

ImplementationofaDDSsignalsourcebasedonFPGA

ZHAISheng-wei1,LIYing-ying2,DUBai-sheng1

（1.SchoolofElectronicEngineering,XidianUniversity,Xi′an710071,China；

2.SchoolofSoftware,NorthwesternPolytechnicalUniversity,Xi′an710072,China）

Abstract:Asignalgeneratorisdesignedwiththedirectdigitalfrequencesynthesis（DDS）technology,throughthedigitalcontrollingtheincrementofsignalphaseandaFPGAsystem.Thesignalofthisgeneratorhasmanyadvantagessuchascon-venienceforchangingmagnitudeandfrequency,highresolution,highfrequencychangingspeed,reducingphasenoise.Thesignalgeneratorhasbeenusedinallkindsofapplications.

Keywords:FPGA；directdigitalfrequencesynthesis（DDS）；phaseaccumulator；phasenoise

s（t）=cos（2πft）

现以采样频率fc对该路信号采样，得到离散序列为：

（1）

1引言

目前直接数字频率合成DDS专用器件大多采用先进特

s（n）=cos（2πfTc）

式中：Tc=1/fc为采样周期。

式（2）所对应的相位序列为：

n=0，1，2…（2）

定工艺技术，并具有高性能，多功能，且其内部数字信号抖动小，输出信号的质量高等特点，诸如Qualcomm公司的

Q2230、Q2334，AnalogDevice公司的AD9955、AD9850等。这

些DDS器件可满足电路设计的多种需求。但其控制方式固定，在某些系统应用中其功能与系统要求还有一定差距，因此需要与高性能的FPGA器件相结合设计符合某个特定要求的系统。DDS专用器件可重配置性结构方便的实现了各种复杂的调制功能，具有良好的实用性和灵活性。因此，这里给出DDS信号源的FPGA设计方案[1-2]。

准（n）=2πfnTcn=0，1，2…（3）

该相位序列的显著特性就是线性，即相邻样值之间的相位增量是一常数，且仅与信号频率f有关，即相位增量为：

Δ准（n）=2πfnTc

由于频率f与参考源频率fc之间满足：

（4）

fK=fcM式中：K和M为正整数。

相位增量为：

（5）

2DDS的工作原理和基本结构

直接数字频率合成技术DDS（DirectDigitalFrequency

Δ准（n）=2π

Synthesis）是一种从相位出发直接合成所需波形的频率合成

技术。它是以一个固定频率精度的时钟作为参考时钟源，通过数字信号处理技术产生一个频率与相位可调的输出信号。实质上，它是由设置的二进制控制字对参考时钟做除法运算。控制字一般是24~48位字长，因此可认为DDS是数字信号处理理论的延伸，是数字信号中信号合成的硬件实现。

KM（6）

由式（6）可知，若将2π的相位均匀量化为M等份，则频率为f=（K/M）fc的余弦信号以频率fc采样后，其量化序列的样本之间的量化相位增量为一变值K。

根据以上原理，用变量K构造一个量化序列：

准（n）=nK（7）

2.1DDS的工作原理

设一路频率为f的余弦信号：收稿日期：2008-11-21

稿件编号：200811060

完成准（n）到另一序列s（n）的映射，即由准（n）构造序列：

s（n）=cos（

2π2π

nK）=cos（2πfnTc）（8）准（n））=cos（

MM式（8）是连续时间信号s（t）经采样频率fc为采样后的离

作者简介：翟胜伟（1982-），男，河南郑州人，硕士研究生。研究方向：信号处理与仿真。

-45-

散时间序列。根据采样定理，当

fK1时

，s（n）经低通滤=<

fcM2拟信号后再经LPF输出。

波器滤波后，可唯一恢复s（t）。可见，通过上述系列变换，变量K将唯一确定一个单频模拟余弦信号s（t）：

3应用设计

该系统设计是针对DDS的基本结构，以FPGA为核心，

s（t）=cos（2π

该信号频率为：

Kft）Mc

（9）

并与外围电路而实现的[3-5]。

3.1相位累加器

相位累加器由8位加法器与8位寄存器级联构成。累加

（10）

器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端；使加法器在下一个时钟作用下继续与频率控制字（K）相加，实现相位累加，当相位累加器累加结果等于

（11）

或大于256时，则产生一次溢出，返回到初始状态，完成一个周期波形输出。该相位累加器采用VHDL语言设计实现。

Kfo=fc

M为正整数，于是DDS方程可写成：

式（11）是DDS方程，在实际的DDS中，一般取M=2N，N

fo=

Kf2Nc

通过分析，DDS可由下列两次变换实现：（1）变量K产生量化的相位序列

该过程一般由一个

以fc作时钟的N位相位累加器实现，如图1所示。

3.2波形存储器

以相位累加器输出数据作为波形存储器的取样地址，进行波形的相位-幅码转换，即可在给定的时间上确定输出的波形的抽样幅码。N位的寻址RAM相当于把0°~360°的正弦信号离散成具有2个样值的序列，若波形存储器有D位数据

图1相位累加器原理图

位，则各样值的幅码以D位二进制数值保存在该模拟ROM

该

（Flex1OK1O的RAM）中，按照不同地址输出相应相位的正弦信号的幅码数值。

（2）离散量化相位序列产生正弦信号离散幅度序列

过程是由式（8）的映射关系所构成的波形ROM寻址完成的，如图2所示。把量化的数字波形经模数转换，再通过低通滤波器LPF得到频率为fo的余弦信号。变量K称为相位增量（也叫频率控制字）。当K=1时，DDS输出最低频率（即频率分辨率）为fc/2N。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。DDS的最大输出频率由Nyquist采样定理决定，即fc/2，也就是K的最大值为2N-1。

DDS中的波形存储器模块用Altera的Flexl0K系列中

的RAM实现，选用Flexl0K10，Flexl0K10有3块RAM，每块大小为2K位，可构成2048×1，1024×2，512×4，256×8

4种类型。该设计取N=8，D=8，波形数据运用高级语言C编

制，相应数据保存于FPGA的RAM中。

3.3D/A转换电路的实现

D/A转换器的作用是把已合成的正弦波的数字量转换成

模拟量。正弦幅度量化序列经D/A转换后变成包络为正弦波的阶梯波s（t）。

图2相位幅度变化原理图

该单元选用数模转换器DAC0832，使其工作于双缓冲器方式，并强制片选信号（Cs）、写信号1（R1）、写信号2（R2）、数据传送信号（XFER）为低电平，将FPGA输出的数据转换成相应模拟量。

DDS可以很容易实现正弦信号和余弦信号正交两路输

出，只需用相位累加器的输出同时驱动固化有正弦信号波形的ROM和余弦信号波形的ROM，并各自经数模转换器和低通滤波器输出即可。

3.4低通滤波器设计

对D/A转换输出的阶梯波s（t）进行频谱分析，可知s（t）中除主频fo外，还存在分布在fc、2fc…，两边±fo处的非谐波分量，幅值包络为辛格函数，因此为了取出主频fo，必须在D/A转换器的输出端接入截止频率为fc/2的低通滤波器[6]。

2.2DDS的基本结构

DDS包括数字和模拟两部分，其主要由相位累加器、ROM波形查询表、数模转换器和低通滤波器LPF构成。DDS

的基本结构如图3所示，其中K为频率控制字、fc为时钟频率，N为相位累加器的字长，D为ROM数据位数及D/A转换器的字长。相位累加器在时钟fc/2的控制下以步长K为累加，输出N位二进制码作为波形ROM的地址，对波形ROM寻址，波形ROM输出的幅值码S（n）经数模转换器转换成模

4结语

采用直接频率合成技术和FPGA设计的信号发生器具

有不同于传统频率合成方法的全数字结构，输出分辨率高等特点，其相位累加器在基准时钟频率和相位累加器的位宽达到一定要求时，输出分辨率更小，可达到微赫兹级；频率变化快，频率控制字的传输时间以及器件响应时间很短，使得系统的频率切换时间可达纳秒级；频率变化时输出相位连续，在频率改变时只是改变频率控制字，而无需（下转第49页）

图3DDS的基本结构

张骞，等AD9856在短波信号发生中的应用

种模式。设计中，为保证生成信号的精度，设定为12bit。时钟频率也可编程设定。考虑到数据同步，AD9856参考时钟与输入数据时钟应是同一时钟源。内部参考时钟倍频器可由编程设定为4~20倍参考时钟频率，也可由控制总线取消倍频。内部参考时钟倍频器的输出作为内部系统时钟用于DDS和D/

6结语

短波通信技术广泛应用于电报、电话、低速传真通信和

广播等方面。因此，短波信号是构建短波通信环境的基础，也是研制短波波段通信设备和性能测试的基础。利用AD9856设计的短波信号发生系统大大简化系统，减少投入，提高性能，从而为研究短波通信和模拟电磁环境提供借鉴，对信号发生器的设计具有参考价值。参考文献：

A转换器模块。

上述设定都由AD9856寄存器的控制字设置。串行控制总线寄存器部分定义如表1所示。该系统产生的频率范围，可由直流到80MHz，覆盖整个短波频段。

以AD9856为核心的短波信号发生系统可在器件允许范围内产生短波波段的常规通信信号。同时，AD9856的输出波段覆盖部分超短波的波段范围，因此当需要产生较低频段的超短波时，也可以该器件为核心设计相应的信号发生系统。

由于AD9856是模拟和数字混合电路器件，因此在电路板布局中，应注意模拟电路地线和数字电路地线的设置与连接。一般情况下，模拟电路地线和数字电路地线应尽可能短并设置为一点，避免引入不必要的噪声，从而影响模拟电路工作，降低系统性能。

以AD9856为核心设计短波信号发生系统产生短波波段常规的窄带通信信号。如果要产生扩频等宽带通信信号，应在该电路后引入信道编码扩展系统功能[6]。

[1]胡中豫.现代短波通信[M].北京：国防工业出版社出版社，2003.[2]王可人.军事通信系统[M].北京：出版社，1999.[3]张骞.通用通信设备半实物仿真中的关键技术[C].合肥：中国

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[6]侯智鹏，冯小平.AD9856型上变频器的工作原理及其在雷

达回波模拟器件中的应用[J].电子设计工程，2006（3）：43-

45.

表1串行控制总线寄存器部分定义表

地址bit7SDO有效内插增益

bit6LSB先连续模式

bit5全休眠

bit4单音

bit3参考时钟倍频旁路反正弦滤波

bit2bit1

保留

bit0

输入模式选择

缺省值

0001020304050608090A0B0C

150600000000

旁路参考时钟倍频

频率转换字<7:0>频率转换字<15:8>频率转换字<23:16>频率转换字<31:24>

内插率<5>

内插率<4>

内插率<3>

内插率<2>

内插率<1>内插率<0>频率转换字<7:0>频率转换字<15:8>频率转换字<23:16>频率转换字<31:24>

谱转换旁路第三半带滤波FC00000080

内插率<5>内插率<4>内插率<3>内插率<2>内插率<1>内插率<0>谱转换旁路第三半带滤波

1E

!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!（上接第46页）改变原有的累加值；但由于这种结构存在相位累加器的输出有限位数产生相位截断误差，以及ROM存储的幅度值量化有限样点值产生量化误差等问题，从而DDS的杂散抑制较差，因此采取相应措施对其抑制。在需要可变频率或经常改变波形各个参数的实验中，采用FPGA实现的

[2]UweMeyerbaese.数字信号处理的FPGA实现[M].北京:清

华大学出版社,2006.

[3]吴继华，王成.AlteraFPGA/CPLD设计（基础篇）[M].北京:

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